时钟提取与抖动衰减数字锁相环设计研究

蒋林; 章倩苓; 谢晓燕

doi:10.13756/j.gtxyj.2003.05.013

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时钟提取与抖动衰减数字锁相环设计研究

- 时钟提取与抖动衰减数字锁相环设计研究
- The design of DPLL for clock recovery and digital jitter attenuation
- 光通信研究 2003年第5期页码：46-49
- 作者机构：
  
  1.   复旦大学专用集成电路与系统国家重点实验室
  2.   西安邮电学院计算机系上海　200433西安邮电学院计算机系陕西西安　710061
  3.   上海　200433
- 作者简介：
- 基金信息：
  
  国家"八六三计划"资助课题"宽带电路交换核心芯片开发"（2003AA1Z1190）
- DOI：10.13756/j.gtxyj.2003.05.013
  中图分类号： TN915
- 纸质出版日期：2003，
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[1]蒋林,章倩苓,谢晓燕.时钟提取与抖动衰减数字锁相环设计研究[J].光通信研究,2003(05):46-49.

The design of DPLL for clock recovery and digital jitter attenuation[J]. 2003,(5):46-49.
[1]蒋林,章倩苓,谢晓燕.时钟提取与抖动衰减数字锁相环设计研究[J].光通信研究,2003(05):46-49. DOI： 10.13756/j.gtxyj.2003.05.013.

The design of DPLL for clock recovery and digital jitter attenuation[J]. 2003,(5):46-49. DOI： 10.13756/j.gtxyj.2003.05.013.

摘要

文章简要介绍了数字锁相环（DPLL）的工作原理

重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计

并对其进行了分析.

Abstract

This paper gave a brief introduction to the principle of digital phase locked loop （DPLL）

and presented the design of clock recovery phase locked loop and jitter attentuation phase locked loop of the V5 interface chip as well as the relevant analyses.

关键词

时钟提取抖动衰减数字锁相环专用集成电路设计

Keywords

clock recoveryjitter attenuationDPLLdesign of ASIC

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